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マルチチャネル対応ADPCMトランスコーダIP

ITU-T 勧告G.726規格に準拠したFPGA向けADPCMトランスコーダIPの64チャネル対応版です。
PCMコーデックと組み合わせることで、ADPCMコーデックLSIと置き換えることが可能です。

 

特長

  • ITU-T 勧告G.726準拠 32kbps ADPCM トランスコーダ
  • μ-law / A-law 両対応
  • 64チャネル対応
  • メモリによる外部インタフェース
 

ブロック図

64チャネル対応ADPCMトランスコーダブロック図
 

インタフェース

No.信号名称機能
1SYSCLK内部動作クロック
2nRESETリセット(0:リセット)
3LAWLaw 選択(0:μ-law/1:A-law)
4ADPCMEncoderIntefaceSYNC_EADPCM Encoder Sync 8kHz
5PCMI_WEPCM データ ライトイネーブル
6PCMI_AD[5:0]PCM データ ライトアドレス
7PCMI_D[7:0]PCM データ入力
8ADPCMO_AD[5:0]ADPCM データ リードアドレス
9ADPCMO_D[3:0]ADPCM データ出力
10ADPCMDecoderIntefaceSYNC_DADPCM Decoder Sync 8kHz
11ADPCMI_WEADPCM データ ライトイネーブル
12ADPCMI_AD[5:0]ADPCM データ ライトアドレス
13ADPCMI_D[3:0]ADPCM データ入力
14PCMO_AD[5:0]PCM データ リードアドレス
15PCMO_D[7:0]PCM データ出力
 

タイミングチャート

64チャネル対応ADPCMトランスコーダタイミングチャート
(※)SYSCLK の最大周波数、セットアップ/ホールド時間(ts1/th1, ts2/th2)は、使用デバイス(スピードグレード)をご指定頂いた後に提示致します。
名称
SYSCLKmin 1MHz max **Mhz (※)
tdSYSCLK の3T 以上
tl1 / tl22 面メモリは何れもSYSCLK 信号をクロックとした同期メモリで構成されるため、アドレス、データ入力、WE 信号は最低でもSYSCLK の1T 期間アクティブにすること。
ts1 / th1(※)
ts2 / th2(※)
 

規模(参考)

※ その他デバイスの対応に関してはお問い合わせください。
FPGAデバイスALTERA製 CycloneIII(EP3C10)
使用LE数約9,000LEs
メモリ使用量9kbit メモリブロック20 個
DSPブロック(乗算器)使用数9×9bit乗算器20個
 

ご提供方法

  1. ご要望によりIP のカスタマイズおよび機能追加してのご提供も可能です。
  2. 外部制御回路等の周辺回路のカスタム設計も承りますので、ご相談ください。
  3. Verilog-HDL 言語で設計しています。(VHDL 言語での対応についてはご相談ください。
  4. マクロ(ネットリスト)によるご提供やROM 形式でのご提供も可能です。
 

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