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ADC制御機能付PCMのFPGA用コーデックIPコア

本製品は、Texas Instruments製ADC IC(TLV320AIC11K)との組み合わせにより実現した、FPGA用のPCMコーデックIPです。

 

特長

  • ITU-T G.711準拠
  • リニアPCM ⇔ μ-law/A-law PCM変換
  • TLV320AIC11K内蔵の音声帯域フィルタ回路を利用
 

ブロック図

 
 

インタフェース

※I/OはFPGAブロックから見た入出力方向

信号名I/O機能
※1 ゲイン設定(ADCゲイン/DACゲイン共通)
0:0dB、1:-36dB、2:-30dB、3:-24dB、4:-18dB、5:-12dB、6:-9dB、7:-6dB、8:-3dB、9:+3dB、10:+6dB、11:+9dB、12:+12dB、13:+18dB、14:+24dB、15:MUTE
MCLKIIマスタクロック入力
MCLKOOマスタクロック出力
nPORIリセット入力(0:リセット)
nRESETOリセット出力(0:リセット)
ADC I/FSCLKIシリアルクロック入力
FSIフレーム同期入力(SCLK同期)
DINIADC データ入力
DAC IFDOUTODACデータ出力
PCMLAWILaw 設定入力(0:μ-law/1:A-law)
FSOIフレーム同期入力(MCLK_I 同期)
SP[7:0]Oμ-law/A-law PCM データ出力(MCLK_I 同期)
S[7:0]Iμ-law/A-law PCM データ入力(MCLK_I 同期)
ゲイン制御GREQIゲイン設定変更時"H"入力(MCLK_I同期)
GAIN[7:0]Iゲイン設定入力(MCLK_I同期)
[7:4]=ADCゲイン設定/[3:0]=DACゲイン設定 ※1
DCSIOレジスタ制御データ出力
 

タイミングチャート

PCMデータ出力インタフェース タイミングチャート
 
※1FSO、SP[7:0]、S[7:0] はMCLK_I同期の信号とします。
Gain制御インタフェース タイミングチャート
 
※2GREQ、及び、GAIN[7:0] はMCLK_I 同期の信号とします。
※3MCLK_I 立ち上がり時にGREQがHighならば、GAIN[7:0]を内部レジスタに取り込んで、その後Gain設定制御を開始します。
 

規模(参考)

※ その他デバイスの対応に関してはお問い合わせください。
FPGAデバイスALTERA製 CycloneIII(EP3C10)
使用LE数約1,300LEs
メモリ使用量0
 

ご提供方法

  1. ご要望により本IPコアのカスタマイズおよび機能を追加してのご提供も可能です。
  2. 外部制御回路等の周辺回路のカスタム設計も承りますので、ご相談ください。
  3. Verilog-HDL 言語で設計しています。(VHDL 言語での対応についてはご相談ください。)
  4. マクロ(ネットリスト)によるご提供やROM 形式でのご提供も可能です。
 

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