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DES・Triple-DESのFPGA用暗号化/復号IPコア

64bitデータを処理単位とした共通鍵暗号DESの暗号化/復号エンジンIPコアです。外部制御回路も含め、お客様のご要望にあわせてカスタマイズ・最適化を行いご提供することが可能ですので、FPGAの回路規模を抑えることができます。

 

特長

  • アルゴリズムは米国規格協会(ANSI X3.92)規格に準拠
  • DES の利用モードは米国規格協会(ANSI X3.106)規格のECB、CBC モードに準拠
  • Triple-DES の利用モードは米国規格協会(ANSI X9.52)規格のTECB、TCBC モードに準拠
  • Triple-DES は2key/3key の暗号鍵を選択可能
  • DES / Triple‐DES による暗号/復号エンジンを1パッケージにて実現
 

Triple-DES暗号化のアルゴリズム

Triple-DES暗号化のアルゴリズム

56bitの暗号鍵を利用するDES、およびDESのアルゴリズムを3回繰り返し112bit(2key)/168bit(3key)の暗号鍵を利用するTriple-DES。

 

ブロック図(CPU I/Fカスタム設計例)

ブロック図(CPU I/Fカスタム設計例)

CPU接続用 I/F をお客様のご要望に合わせてカスタム設計してご提供することにより、外部制御を容易にすることが出来ます。

アーキテクチャ面においては、各種データを内部レジスタに設定することにより、DES/Triple-DES、ECB/CBC モード、暗号化/復号の組み合わせにて8通りの動作を可能としております。
またCPU バスとDES エンジン・インタフェースが非同期の場合にも安定動作を実現しております。

  • シンプルなI/F により簡易手順にて制御可能
  • DES の利用モードは米国規格協会(ANSI X3.106)規格のECB、CBC モードに準拠
  • 処理サイクルはDES:16クロック、Triple-DES:48クロック
  • 完全同期設計(エンジン部)
 

開発例

※VHDLでの対応も可能です。詳細はお問い合わせください。
FPGAデバイスALTERA 製Cyclone(EP1C3)
LE使用数約2,700LEs
CPU I/F含む、DESエンジン部のみ約2,200LEs
必要Memory空間0kbit
最大動作速度80MHz
記述言語Verilog-HDL
 

使用構成例

DES暗号の制御手順(例)

制御手順

  1. ブロック暗号の利用モードを設定する。
  2. ブロック暗号の利用モードに応じて、イニシャルベクタ/キーデータ等を設定する。
  3. 入力データを設定する。
  4. 暗号化/復号動作開始を指示する。
  5. 割込み信号等により、暗号化/復号動作終了を確認する。
  6. 割込みをクリアして、出力データを読み出す。

※64bitを越えるデータを暗号化/復号するときは、上記の3~6を繰り返し、64bit毎に実行します。

 

ご提供方法

  1. ご要望により本IPコアのカスタマイズおよび機能を追加してのご提供も可能です。
  2. 外部制御回路等の周辺回路のカスタム設計も承りますので、ご相談ください。
  3. HDL言語で設計していますので、様々なFPGAやASICデバイスへ対応出来ます。
  4. ネットリストによるご提供やROM形式でのご提供も可能です。
 

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