AES(暗号化/復号)

本製品は、標準的な共通鍵暗号AES暗号化／復号エンジンのFPGA用IPコアです。
３種類の暗号鍵長（AES-128/AES-192/AES-256）をサポートしています。

特長

カスタマイズによりOFB、CFB モードにも対応可能です。
拡張鍵を外部から書込むようにカスタマイズすることで規模の縮小が可能です。
ALTERA Cyclone3 デバイスにおいて、AES-128、動作クロック40MHzとした場合のAES処理速度です。転送速度(スループット)については、AES 処理速度に加え、本AES ENGINE IPに対するデータ書込み/読出し時間を考慮する必要があります。

AES (Rijndael) はDESより高い安全性で、Triple-DESより高速な特長を持つ、128bitを処理単位とした、共通鍵ブロック暗号です。アルゴリズムは米国連邦情報処理標準規格（NIST FIPS-197）に準拠しています。

CPU接続用 I/F をお客様のご要望に合わせてカスタム設計してご提供することにより、外部制御を容易にすることが出来ます。

I/F	信号名	I/O	機能
System I/F	AESCLK	I	AES master clock
System I/F	RESETN	I	Negative reset
DATA I/F	ENCMODE	I	ENC/DEC change signal
	KEYSEL[1:0]	I	Key length select signal (0:128, 1:192, 2;256)
	GOSET	I	GO SET(request)
	ACT	O	AES ENGINE active
	INDATA[127:0]	I	Input data
	MODE[1:0]	I	ECB/CBC/CTR mode signal (0:ECB,1:CBC,2:CTR)
	IVREGW[127:0]	I	initial vector register write
	INIFLGS	I	initial vector flags
	OUTDATA[127:0]	O	Output data
	IVREGR[127:0]	O	vector register read
KEY I/F	KEYSET	I	Key set
	KEY[255:0]	I	Key input data
	EXP_ACT	O	Key expansion active
RAM I/F	KEYWT	O	Key data write for external memory
	KEYWA[5:0]	O	Key data write address for external memory
	KEYWD[31:0]	O	Key write data for external memory
	RAD[5:0]	O	Sub key read address for external memory
	SUBKEY[31:0]	I	Sub key(data out of external memory)

※16byteを越えるデータを暗号化/復号するとき

FPGAデバイス	ALTERA製CycloneIII
LE使用数	約3,000LEs AES_ENG部:約1700LEs / INOUTIV部:約700LEs / KEY_EXP部:約600LEs
必要Memory空間	2kbit
最大動作速度	40MHz
※ALTERA 製CycloneIIIにおけるAES_ENGINE IP 単体の参考規模と動作速度になります。 ※使用ツール:QuartusII version9.0 Build 132 02/25/2009 SJ Full Version

ソフトウェアにてキー拡張処理を行うことで規模縮小が可能です。
※その場合、IPの規模は約2,400LEsになります。

※ VHDLでの対応も可能です。詳細はお問い合わせください。