無線機器、xDSLモデム、デジタルTV など幅広い分野で通信品質を向上させる目的で使用されているリードソロモン(Reed-Solomon)方式の誤り訂正符号化/復号IPコアです。

特長

• 可変データブロック長に対応。
• チェックビットのByte数や原始多項式･生成多項式は、ご要望に応じてカスタマイズが可能。
• ビット／バイトインターリーブ機能の追加も可能。

仕様

TYPE A、TYPE B ２種類のIP をご用意しております。

項目	TYPE A	TYPE B
符号	RS（255，239；8）	RS（255，247；4）
原始多項式	X＾8＋X＾4＋X＾3＋X＾2＋1
生成多項式	G(X) = (X+1)(X+α)(X+α^2)・・・(X+α＾15)	G(X) = (X+α)(X+α^2)・・・(X+α＾8)
遅延量	4コードブロック分

ブロック図

外部インタフェース

1.エンコーダ

信号名	I/O	機能
nRESET	I	FECリセット信号 (負論理パワーオンリセット)
FECENB	I	FEC動作イネーブル信号
CLK	I	ビット同期クロック
BCLK	I	バイト同期クロック
CEND	I	FECコードワード終了信号
DI[7:0]	I	入力データ
DO[7:0]	O	出力データ

2.デコーダ

信号名	I/O	機能
nRESET	I	FECリセット信号 (負論理パワーオンリセット)
FECENB	I	FEC動作イネーブル信号
CLK	I	ビット同期クロック
BCLK	I	バイト同期クロック
CEND	I	FECコードワード終了信号
DI[7:0]	I	入力データ
DO[7:0]	O	出力データ
ERR[1:0]	O	受信エラー情報 0X:エラーなし 10:修復可能なエラー発生 11:訂正不可能エラー発生

• 制御信号はFECENB、BCLK、CEND のみで単純な構成
• FECENB 端子を使うことによってバースト的なデータに対応可能

規模と速度(参考)

TYPE B の例

FPGAデバイス	ALTERA 製Cyclone（EP1C3）
使用LE数	約1,900LEs(エンコーダ部:約200LEs / デーコーダ部:約1,700LEs)
必要Memory空間	8kbit（デコーダのみ使用）
最大動作速度	120MHz
※ その他デバイスの対応に関してはお問い合わせください。

記述言語

• Verilog-HDL

※ VHDLでの対応も可能です。詳細はお問い合わせください。

ご提供方法

• ご要望により本IPコアのカスタマイズおよび機能追加してのご提供も可能です。
• 外部制御回路等の周辺回路のカスタム設計も承りますので、ご相談ください。
• HDL言語で設計していますので、様々なFPGAやASICデバイスへ対応出来ます。
• ネットリストによるご提供やROM形式でのご提供も可能です。

お問い合わせ

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